华为提出τ缩放定律，麒麟芯片今年秋季首用LogicFolding

据動察 Beating 監測，華為在 2026 年 IEEE 國際電路與系統學術年會 ISCAS 上發布 τ 縮放定律，提出用時間縮放替代幾何縮放，為晶片和電子系統演進尋找新路徑。基於時間縮放路徑，華為推出 LogicFolding 架構，並宣布 2026 年秋季發布的麒麟晶片將首次採用 LogicFolding 架構。

傳統摩爾定律依賴晶體管幾何尺寸持續縮小，但先進製程正面臨物理極限和成本收益下降。τ 縮放定律的核心，是系統性縮短信號和數據在器件、電路、晶片與系統中的傳播時間，從而提升性能、能效和等效晶體管密度。

在器件層，華為通過優化晶體管和互連線的電阻、寄生電容來降低時間常數 τ。在電路層，LogicFolding 打破傳統電路佈局邊界，縮短關鍵路徑布線，降低信號傳播的阻容負載。在晶片層，華為通過軟體、架構和晶片協同設計提升並行效率。在系統層，UnifiedBus 互聯協議面向 SuperPoD 實現統一記憶體尋址和原生記憶體語義，以降低系統通訊延遲。

華為稱，過去 6 年已基於 τ 縮放定律設計並量產 381 款晶片，覆蓋手機和 AI 計算等場景。公司預計，到 2031 年，基於 τ 縮放定律設計的高端晶片將達到 14 Å，即 1.4 nm 製程等效晶體管密度。華為目前披露的是設計方法和路線目標，並未提供 LogicFolding 在麒麟晶片上的獨立性能測試數據。